О проектировании гетерогенных вычислительных систем с аппаратным ускорением массово-параллельной потоковой обработки данных

Цели. Необходимость ускорения вычислений и достижения высоких показателей энергоэффективности приводит к расширению сфер использования специализированных гетерогенных вычислительных систем, имеющих в своем составе аппаратные ускорители с массовым параллелизмом вычислений. Целью настоящей работы является создание методики анализа и оценки вариантов реализации аппаратных ускорителей для задач массово-параллельной потоковой обработки данных, отражающей все направления совершенствования характеристик применяемых аппаратных ускорителей.

Методы. Использованы методы проектирования и моделирования цифровых систем.

Результаты. Предложен метод сравнительной оценки эффективности архитектуры гетерогенной вычислительной системы на основе аппаратных ускорителей с массовым параллелизмом вычислений, выполняемых независимо программируемыми узлами. Введен коэффициент ускорения вычислений, объединяющий три направления совершенствования характеристик применяемых аппаратных ускорителей – математическое обеспечение и микроархитектура, инструментарий проектирования, технологии изготовления (литография). Предложена основанная на решении оптимизационной задачи методика анализа и оценки вариантов реализации применяемых аппаратных ускорителей.

Выводы. Полученные авторами формулы расчета коэффициента ускорения вычислений и пропускной способности совокупности аппаратных ускорителей учитывают многоканальную и поблочную массово-параллельную обработку потоков данных. В отличие от известных подходов к поиску архитектурных решений, предлагаемая оценка вариантов реализации аппаратных ускорителей может быть проведена на самых ранних этапах проектирования с учетом версий алгоритма и альтернатив их реализации, влияющих на оптимизацию аппаратной архитектуры. Предложенная методика анализа и оценки вариантов реализации аппаратных ускорителей может применяться при разработке технических заданий на их изготовление, при их проектировании в соответствии с заданными требованиями, для обоснования решений относительно их конфигурации, а также при составлении заданий на научно-исследовательские и опытно-конструкторские работы с целью достижения целевых значений характеристик для конкретных задач массово-параллельной потоковой обработки данных и функциональных возможностей систем автоматизированного проектирования

1. Dennard R.H., Gaensslen F.H., Yu H.-N., Rideout V.L., Bassous E., LeBlanc A.R. Design of ion-implanted MOSFET’s with very small physical dimensions. IEEE Journal of Solid-State Circuits. 1974;9(5):256–268. https://doi.org/10.1109/JSSC.1974.1050511

2. Jain P.U., Tomar V.K. FinFET Technology: As A Promising Alternatives for Conventional MOSFET Technology. In: 2020 International Conference on Emerging Smart Computing and Informatics (ESCI). 2020. P. 43–47. https://doi.org/10.1109/ESCI48226.2020.9167646

3. Yakimets D., Eneman G., Schuddinck P., et al. Vertical GAAFETs for the Ultimate CMOS Scaling. IEEE Transactions on Electron Devices. 2015;62(5):1433–1439. https://doi.org/10.1109/TED.2015.2414924

4. Lee S.-Y., Kim S.-M., Yoon E.-J., et al. A Novel Multibridge-Channel MOSFET (MBCFET): Fabrication Technologies and Characteristics. IEEE Transactions on Nanotechnology. 2003;2(4):253–257. https://doi.org/10.1109/TNANO.2003.820777

5. Hennessy J.L., Patterson D.A. Computer Architecture: A Quantitative Approach (The Morgan Kaufmann Series in Computer Architecture and Design). 6th ed. 2017, 936 p.

6. Annaratone M. MPPs, Amdahl’s Law, and Comparing Computers. In: Proceedings of The Fourth Symposium on the Frontiers of Massively Parallel Computation. 1992. P. 465–470. https://doi.org/10.1109/FMPC.1992.234879

7. Verhelst M., Benini L., Verma N. How to keep pushing ML accelerator performance? Know your rooflines! IEEE Journal of Solid-State Circuits. 2025;6(60):1888–1905. https://doi.org/10.1109/JSSC.2025.3553765

8. Altaf M.S.B., Wood D.A. LogCA: A high-level performance model for hardware accelerators. ACM SIGARCH Computer Architecture News. 2017;45(2):375–388. https://doi.org/10.1145/3079856.3080216

9. Molina R.S., Gil-Costa V., Crespo M.L., et al. High-level synthesis hardware design for FPGA-based accelerators: Models, methodologies, and frameworks. IEEE Access. 2022;10:90429–90455. https://doi.org/10.1109/ACCESS.2022.3201107

10. A New Golden Age for Computer Architecture: Domain-Specific Hardware/Software Co-Design, Enhanced Security, Open Instruction Sets, and Agile Chip Development. In: 2018 ACM/IEEE 45th Annual International Symposium on Computer Architecture (ISCA). 2018. P. 27–29. https://doi.org/10.1109/ISCA.2018.00011

11. Liu K., Lu A., Fang Z. BitBlender: Scalable Bloom Filter Acceleration on FPGAs with Dynamic Scheduling. In: 34th International Conference on Field-Programmable Logic and Applications (FPL). 2024. P. 325–331. https://doi.org/10.1109/FPL64840.2024.00052

12. Kulkarni A., Chiosa M., Preuber T.B., et al. HyperLogLog Sketch Acceleration on FPGA. In: 30th International Conference on Field-Programmable Logic and Applications (FPL). 2020. P. 47–56. https://doi.org/10.1109/FPL50879.2020.00019

13. Marchisio A., Teodonio F., Rizzi A., et al. ISMatch: A Real-Time Hardware Accelerator for Inexact String Matching of DNA Sequences on FPGA. Microprocess. Microsyst. 2023;97:104763. https://doi.org/10.1016/j.micpro.2023.104763

14. Zhang C., Tang X., Peng Y. Enhancing Regular Expression Processing through Field-Programmable Gate Array-Based Multi Character Non-Deterministic Finite Automata. Electronics. 2024;13(9):1635. https://doi.org/10.3390/electronics13091635

15. Dann J., Wagner R., Ritter D., et al. PipeJSON: Parsing JSON at Line Speed on FPGAs. In: Proceedings of the 18th International Workshop on Data Management on New Hardware. 2022;Article 3:1–7. https://doi.org/10.1145/3533737.3535094

16. Karandikar S., Udipi A.N., Choi J., et al. CDPU: Co-Designing Compression and Decompression Processing Units for Hyperscale Systems. In: Proceedings of the 50th Annual International Symposium on Computer Architecture. 2023;Article 39:1–17. https://doi.org/10.1145/3579371.3589074

17. Hahn T., Wildermann S., Teich J. JSON-CooP: A JSON Decompression/Parsing Co-Design for FPGAs. In: 34th International Conference on Field-Programmable Logic and Applications (FPL). 2024. P. 11–18. https://doi.org/10.1109/FPL64840.2024.00012

18. Fang J., Mulder Y., Hidders J., et al. In-Memory Database Acceleration on FPGAs: A Survey. The VLDB Journal. 2020;29(10):33–59. https://doi.org/10.1007/s00778-019-00581-w

19. Dann J., Götz T., Ritter D., et al. GraphMatch: Subgraph Query Processing on FPGAs. arXiv. arXiv:2402.17559. 2024.

20. Kejariwal A., Kulkarni S., Ramasamy K. Real Time Analytics: Algorithms and Systems. arXiv. arXiv:1708.02621. 2017. https://doi.org/10.48550/arXiv.1708.02621

21. Alcolea A., Resano J. FPGA Accelerator for Gradient Boosting Decision Trees. Electronics. 2021;10(3):314. https://doi.org/10.3390/electronics10030314

22. Graf J.R., Perera D.G. Optimizing Density-Based Ant Colony Stream Clustering Using FPGA-Based Hardware Accelerator. In: 2023 IEEE International Symposium on Circuits and Systems (ISCAS). 2023. https://doi.org/10.1109/ISCAS46773.2023.10181665

23. Shen J.P., Lipasti M.H. Modern Processor Design: Fundamentals of Superscalar Processors. Waveland Press; 2013, 658 p.

24. Тарасов И.Е., Советов П.Н., Люлява Д.В., Мирзоян Д.И. Методика проектирования специализированных вычислительных систем на основе совместной оптимизации аппаратного и программного обеспечения. Russian Technological Journal. 2024;12(3):37–45. https://doi.org/10.32362/2500-316X-2024-12-3-37-45