Preview

Российский технологический журнал

Расширенный поиск

Тестопригодное проектирование интегральных схем и проблемы защиты проектов

https://doi.org/10.32362/2500-316X-2019-7-4-60-70

Полный текст:

Аннотация

Проектные решения отечественных СБИС получены в результате применения инструментов автоматизированного проектирования зарубежного поставщика (САПР Synopsys, Cadence Design Systems и Mentor Graphics) на основе библиотек стандартных элементов PDK (Project Design KIT) фабрик и IP-модулей, поставщиками которых также являются в основном зарубежные компании. Как правило, компания-разработчик не имеет собственных производственных мощностей, пользуясь услугами иностранных фабрик (fabless-компании). В этой связи актуальными являются исследования по созданию комплекса мер, исключающих возможности внесения несанкционированных изменений в интегральные схемы (ИС), т. е. защиты проектов от намеренных аппаратных и технологических нарушений, вносимых при формировании управляющей информации для передачи на производство и/или при изготовлении ИС на фабрике. В данной работе эта проблема рассматривается с позиций анализа методологии тестопригодного проектирования (DFT), т.е. комплекса мер, предусматривающих на этапе проектирования получение решений, в которых заложены проверки правильного функционирования изготовленной микросхемы с помощью внешних тестов и/или процедуры самотестирования. Предложено, в частности: 1) проводить анализ применяемых в проекте библиотек стандартных элементов с полным раскрытием их спецификации; 2) на основе библиотек стандартных элементов моделей и программ анализа создавать в проектах узлы с функцией физического неклонирования; 3) проводить анализ применяемых в проекте IP-модулей с максимальным раскрытием структуры, методов и алгоритмов обеспечения тестового покрытия; 4) предусматривать в проектах разработку специальных тестовых наборов и методов их генерации на этапе проектирования функций с целью обнаружения вредоносных узлов и программ как внутри ядер СнК, так и на уровне системных шин; 5) разрабатывать на этапе проектирования и применять при тестах методики специальных аппаратных измерений параметров изготовленных схем и анализа их результатов, в частности, по данным измерений задержек распространения сигналов и/или токов потребления шин.

Об авторах

Е. Ф. Певцов
ФГБОУ ВО «МИРЭА – Российский технологический университет»
Россия

кандидат технических наук, доцент, директор Центра проектирования интегральных схем, устройств наноэлектроники и микросистем

Scopus Author ID 6602652601

ResearcherID M-2709-2016

119454, Россия, Москва, пр-т Вернадского, д. 78



Т. А. Деменкова
ФГБОУ ВО «МИРЭА – Российский технологический университет»
Россия

кандидат технических наук, доцент кафедры вычислительной техники Института информационных технологий 

Scopus Author ID 57192958412

119454, Россия, Москва, пр-т Вернадского, д. 78



А. А. Шнякин
ФГБОУ ВО «МИРЭА – Российский технологический университет»
Россия

программист Центра проектирования интегральных схем, устройств наноэлектроники и микросистем 

119454, Россия, Москва, пр-т Вернадского, д. 78



Список литературы

1. Вонг Б.П. Миттал А., Старр Г. Нано-КМОП-схемы и проектирование на физическом уровне. М.: Техносфера, 2014. 432 с.

2. Wang L.T., Chang Y.W., Cheng K.T.T. Electronic design automation: Synthesis, verification, and test.New York: Morgan Kaufmann, 2009. 971 p.

3. Рабаи Жан М., Чандракасан А., Николич Б. Цифровые интегральные схемы. Методология проектирования. 2-е изд.: Пер. с англ. М.: ООО «И.Д. Вильямс», 2016. 912 с.

4. Стотланд И.А. Метод динамической верификации модулей системного обмена микропроцессорных вычислительных комплексов // Научно-технический вестник Поволжья. 2012. № 4. C. 191–196.

5. Бобков С.Г. Создание высокопроизводительных доверенных систем на базе микропроцессоров с архитектурой КОМДИВ // Наноиндустрия. 2017. № S(74). С. 14–17.

6. Губарев В.А., Воронков С.О., Антюфеев Г.В. Системное моделирование цифровых устройств в стиле блочного проектирования СБИС СнК // Вопросы радиоэлектроники. Серия «Электронная вычислительная техника (ЭВТ)». 2012. Вып. 2. С. 138–146.

7. Белоус А.И., Солодуха В.А., Шведов С.В. Программные и аппаратные трояны – способы внедрения и методы противодействия. Первая техническая энциклопедия: в 2-х кн. / Под. общ. ред. А.И. Белоуса. М.: Техносфера, 2018. 1318 с.

8. IEEE 1500 Embedded Core Test. URL: http://grouper.ieee.org/groups/1500 (дата обращения 01.07.2019).

9. Shnyakin A.A., Pevtsov E.Ph., Demenkova T.A. Improving the functionality of the semiconductor matrix receiver of optical radiation // In: Proceed. VII Int. Conf. «Modern Technologies for Non-Destructive Testing» IOP Conf. Series: Materials Science and Engineering. IOP Publishing. 2018. V. 457. P. 012015. https://doi.org/10.1088/1757-899X/457/1/012015


Дополнительные файлы

1. Рис. 1. Схема 4-битного регистратора с цепью последовательного сканирования.
Тема
Тип Research Instrument
Посмотреть (50KB)    
Метаданные
2. Рис. 2.
Тема
Тип Research Instrument
Посмотреть (28KB)    
Метаданные
3. Рис. 3.
Тема
Тип Research Instrument
Посмотреть (42KB)    
Метаданные

Для цитирования:


Певцов Е.Ф., Деменкова Т.А., Шнякин А.А. Тестопригодное проектирование интегральных схем и проблемы защиты проектов. Российский технологический журнал. 2019;7(4):60-70. https://doi.org/10.32362/2500-316X-2019-7-4-60-70

For citation:


Pevtsov E.P., Demenkova T.A., Shnyakin A.A. Design for Testability of Integrated Circuits and Project Protection Difficulties. Russian Technological Journal. 2019;7(4):60-70. https://doi.org/10.32362/2500-316X-2019-7-4-60-70

Просмотров: 8


Creative Commons License
Контент доступен под лицензией Creative Commons Attribution 4.0 License.


ISSN 2500-316X (Online)