mireabulletinRussian Technological JournalRussian Technological Journal2782-32102500-316XRTU MIREA10.32362/2500-316X-2024-12-3-37-45PXKDKRmireabulletin-917Research ArticleИНФОРМАЦИОННЫЕ СИСТЕМЫ. ИНФОРМАТИКА. ПРОБЛЕМЫ ИНФОРМАЦИОННОЙ БЕЗОПАСНОСТИINFORMATION SYSTEMS. COMPUTER SCIENCES. ISSUES OF INFORMATION SECURITYМетодика проектирования специализированных вычислительных систем на основе совместной оптимизации аппаратного и программного обеспеченияMethod for designing specialized computing systems based on hardware and software co-optimizationhttps://orcid.org/0000-0001-6456-4794ТарасовИ. Е.TarasovI. Е.

Тарасов Илья Евгеньевич, д.т.н., доцент, заведующий лабораторией специализированных вычислительных систем

119454, Москва, пр-т Вернадского, д. 78

Scopus Author ID 57213354150

Ilya E. Tarasov, Dr. Sci. (Eng.), Associated Professor, Head of the Laboratory of Specialized Computing Systems

78, Vernadskogo pr., Moscow, 119454 

Scopus Author ID 57213354150, RSCI SPIN-code 4628-7514

tarasov_i@mirea.ruhttps://orcid.org/0000-0002-1039-2429СоветовП. Н.SovietovP. N.

Советов Петр Николаевич, к.т.н., старший научный сотрудник, лаборатория специализированных вычислительных систем

119454, Москва, пр-т Вернадского, д. 78

Scopus Author ID 57221375427

Peter N. Sovietov, Cand. Sci. (Eng.), Senior Researcher, Laboratory of Specialized Computing Systems

78, Vernadskogo pr., Moscow, 119454 

Scopus Author ID 57221375427

sovetov@mirea.ruhttps://orcid.org/0009-0009-9623-7777ЛюляваД. В.LulyavaD. V.

Люлява Даниил Вячеславович, младший научный сотрудник, лаборатория специализированных вычислительных систем

119454, Москва, пр-т Вернадского, д. 78

Scopus Author ID 58811698000

Daniil V. Lulyava, Junior Researcher, Laboratory of Specialized Computing Systems

78, Vernadskogo pr., Moscow, 119454

Scopus Author ID 58811698000 

lyulyava@mirea.ruhttps://orcid.org/0009-0002-4703-8340МирзоянД. И.MirzoyanD. I.

Мирзоян Дмитрий Ильич, старший научный сотрудник, лаборатория специализированных вычислительных систем

119454, Москва, пр-т Вернадского, д. 78

Scopus Author ID 57432027000, ResearcherID JJE-7844-2023

Dmitry I. Mirzoyan, Senior Researcher, Laboratory of Specialized Computing Systems

78, Vernadskogo pr., Moscow, 119454 

Scopus Author ID 57432027000, ResearcherID JJE-7844-2023

mirzoyan@mirea.ruМИРЭА – Российский технологический университетРоссияMIREA – Russian Technological UniversityRussian Federation20243105202412337−45Copyright © Тарасов И.Е., Советов П.Н., Люлява Д.В., Мирзоян Д.И., 20242024Тарасов И.Е., Советов П.Н., Люлява Д.В., Мирзоян Д.И.Tarasov I.Е., Sovietov P.N., Lulyava D.V., Mirzoyan D.I.Данная работа распространяется под лицензией Creative Commons Attribution 4.0.This work is licensed under a Creative Commons Attribution 4.0 License.https://www.rtj-mirea.ru/jour/article/view/917Цели

Цели. Следующим этапом повышения производительности вычислительных систем после завершения этапов роста за счет масштабирования транзисторов (закон Деннарда) и за счет увеличения количества процессорных ядер общего назначения (ограничиваемого законом Амдала) является переход к разработке специализированных вычислительных подсистем для работы в ограниченном подклассе задач. Создание таких систем требует как выбора соответствующих массово востребованных задач, так и применения методик проектирования, обеспечивающих достижение высоких технико-экономических показателей разрабатываемых специализированных сверхбольших интегральных схем. Цель работы – разработка методики проектирования специализированных вычислительных систем на основе совместной оптимизации аппаратного и программного обеспечения применительно к выбранному подклассу задач.

Методы

Методы. Использованы методы проектирования цифровых систем.

Результаты

Результаты. Рассмотрены подходы к анализу вычислительных задач путем построения графа вычислений, абстрагированного от вычислительной платформы, однако ограниченного набором архитектурных решений. Предложена методика проектирования, использующая маршрут, основанный на применении синтезатора представления уровня регистровых передач (RTL-представления) вычислительного устройства, ограниченного отдельными вычислительными архитектурами, для которых производятся синтез и оптимизация схемы на основе высокоуровневого входного описания алгоритма. Среди архитектур вычислительных узлов рассмотрены синхронный конвейер и процессорное ядро с древовидным арифметико-логическим устройством. Повышение эффективности вычислительной системы осуществляется путем балансировки конвейера на основе оценок технологического базиса, а для процессора – путем оптимизации набора операций на основе анализа графа абстрактного синтаксического дерева с его оптимальным покрытием подграфами, соответствующим структуре арифметико-логического устройства.

Выводы

Выводы. Рассмотренные подходы к разработке позволяют ускорить процесс проектирования специализированных вычислительных систем с массово-параллельной архитектурой, основанных на конвейерных вычислительных узлах.

Objectives

Objectives. Following the completion of development stages due to transistor scaling (Dennard’s law) and an increased number of general-purpose processor cores (limited by Amdahl’s law), further improvements in the performance of computing systems naturally proceeds to the stage of developing specialized computing subsystems for performing specific tasks within a limited computational subclass. The development of such systems requires both the selection of the relevant high-demand tasks and the application of design techniques for achieving desired indicators within the developed specializations at very large scales of integration. The purpose of the present work is to develop a methodology for designing specialized computing systems based on the joint optimization of hardware and software in relation to a selected subclass of problems.

Methods

Methods. The research is based on various methods for designing digital systems.

Results

Results. Approaches to the analysis of computational problems involving the construction of a computational graph abstracted from the computing platform, but limited by a set of architectural solutions, are considered. The proposed design methodology based on a register transfer level (RTL) representation synthesizer of a computing device is limited to individual computing architectures for which the relevant circuit is synthesized and optimized based on a high-level input description of the algorithm. Among computing node architectures, a synchronous pipeline and a processor core with a tree-like arithmetic-logical unit are considered. The efficiency of a computing system can be increased by balancing the pipeline based on estimates of the technological basis, and for the processor—based on optimizing the set of operations, which is performed based on the analysis of the abstract syntax tree graph with its optimal coverage by subgraphs corresponding to the structure of the arithmetic logic unit.

Conclusions

Conclusions. The considered development approaches are suitable for accelerating the process of designing specialized computing systems with a massively parallel architecture based on pipeline or processor computing nodes.

процессорRTLсинтезтрансляторprocessorRTLsynthesistranslatorРабота выполнена в рамках государственного задания Министерства науки и высшего образования Российской Федерации (тема № FSFZ-2022-0004 «Архитектуры специализированных вычислительных комплексов, методики, алгоритмы и инструменты проектирования цифровых вычислительных устройств»).The work was performed within the framework of the State assignment of the Ministry of Science and Higher Education of the Russian Federation (theme No. FSFZ-2022-0004 “Architectures of specialized computing complexes, methods, algorithms, and tools for designing digital computing devices”).ReferencesHennessy J.L., Patterson D.A. A new golden age for computer architecture: Domain-specific hardware/software co-design, enhanced security, open instruction sets, and agile chip development. In: Proceedings of the 2018 ACM/IEEE 45th Annual International Symposium on Computer Architecture (ISCA). IEEE; 2018. https://doi.org/10.1109/ISCA.2018.00011Hennessy J.L., Patterson D.A. A new golden age for computer architecture: Domain-specific hardware/software co-design, enhanced security, open instruction sets, and agile chip development. In: Proceedings of the 2018 ACM/IEEE 45th Annual International Symposium on Computer Architecture (ISCA). IEEE; 2018. https://doi.org/10.1109/ISCA.2018.00011Hennessy J.L, Patterson D.A. Computer Architecture: A Quantitative Approach. 6th ed. The Morgan Kaufmann Series in Computer Architecture and Design. Morgan Kaufmann; 2017. 936 p.Hennessy J.L, Patterson D.A. Computer Architecture: A Quantitative Approach. 6th ed. The Morgan Kaufmann Series in Computer Architecture and Design. Morgan Kaufmann; 2017. 936 p.Сесин И.Ю., Болбаков Р.Г. Сравнительный анализ методов оптимизации программного обеспечения для борьбы с предикацией ветвлений на графических процессорах. Russian Technological Journal. 2021;9(6):7–15. https://doi.org/10.32362/2500-316X-2021-9-6-7-15Sesin I.Yu., Bolbakov R.G. Comparative analysis of software optimization methods in context of branch predication on GPUs. Russ. Technol. J. 2021;9(6):7–15 (in Russ.). https://doi.org/10.32362/2500-316X-2021-9-6-7-15Слепцов В.В., Афонин В.Л., Аблаева А.Е., Динь Б. Разработка информационно-измерительной и управляющей системы квадрокоптера. Russian Technological Journal. 2021;9(6):26–36. https://doi.org/10.32362/2500-316X-2021-9-6-26-36Sleptsov V.V., Afonin V.L., Ablaeva A.E., Dinh B. Development of an information measuring and control system for a quadrocopter. Russ. Technol. J. 2021;9(6):26–36 (in Russ.). https://doi.org/10.32362/2500-316X-2021-9-6-26-36Смирнов А.В. Оптимизация характеристик цифровых фильтров одновременно в частотной и временной областях. Russian Technological Journal. 2020;8(6):63–77. https://doi.org/10.32362/2500-316X-2020-8-6-63-77Smirnov A.V. Optimization of digital filters performances simultaneously in frequency and time domains. Russ. Technol. J. 2020;8(6):63–77 (in Russ.). https://doi.org/10.32362/2500-316X-2020-8-6-63-77Умняшкин С.В. Основы теории цифровой обработки сигналов. 6-е изд. М.: Litres; 2022. 551 c. ISBN 978-5-45761810-7Umnyashkin S.V. Osnovy teorii tsifrovoi obrabotki signalov (Fundamentals of the Theory of Digital Signal Processing). 3rd ed. Moscow: Litres; 2022. 551 p. (in Russ.). ISBN 978-5-4576-1810-7Abadi M., Barham P., Chen J., et al. TensorFlow: A system for Large-Scale Machine Learning. In: Proceedings of the 12th USENIX Symposium on Operating Systems Design and Implementation (OSDI ’16). USENIX Association; 2016. P. 265–283.Abadi M., Barham P., Chen J., et al. TensorFlow: A system for Large-Scale Machine Learning. In: Proceedings of the 12th USENIX Symposium on Operating Systems Design and Implementation (OSDI ’16). USENIX Association; 2016. P. 265–283.Nurvitadhi E., Sheffield D., Sim J., et al. Accelerating Binarized Neural Networks: Comparison of FPGA, CPU, GPU, and ASIC. In: 2016 International Conference on Field-Programmable Technology (FPT). IEEE; 2016. P. 77–84. https://doi.org/10.1109/FPT.2016.7929192Nurvitadhi E., Sheffield D., Sim J., et al. Accelerating Binarized Neural Networks: Comparison of FPGA, CPU, GPU, and ASIC. In: 2016 International Conference on Field-Programmable Technology (FPT). IEEE; 2016. P. 77–84. https://doi.org/10.1109/FPT.2016.7929192Советов П.Н. Синтез линейных программ для стековой машины. Высокопроизводительные вычислительные системы и технологии. 2019;3(1):17–22.Sovetov P.N. Synthesis of linear programs for a stack machine. Vysokoproizvoditel’nye vychislitel’nye sistemy i tekhnologii = High-Performance Computing Systems and Technologies. 2019;3(1):17–22 (in Russ.).Ахо А.В., Лам М.С., Сети Р., Ульман Д.Д. Компиляторы: принципы, технологии и инструментарий: пер. с англ. М.: Вильямс; 2018. ISBN 978-5-8459-1332-8Aho A.V., Lam M.S., Sethi R., Ullman J.D. Kompilyatory: printsipy, tekhnologii i instrumentarii (Compilers: Principles, Techniques, & Tools): transl. from Engl. Moscow: Vil’yams; 2018. 1184 p. ISBN 978-5-8459-1932-8 (in Russ.). [Aho A.V., Lam M.S., Sethi R., Ullman J.D. Compilers: Principles, Techniques, & Tools. Pearson Addison Wesley; 2007. 1035 p.]Пратт Т., Зелковиц М. Языки программирования: разработка и реализация: пер. с англ. СПб.: Питер; 2002. 688 с.Pratt T.W., Zelkowitz M.V. Yazyki programmirovaniya: razrabotka i realizatsiya (Programming Languages. Design and Implementation): transl. from Engl. St. Petersburg: Piter; 2002. 688 p. (in Russ.). [Pratt T.W., Zelkowitz M.V. Programming Languages. Design and Implementation. Prentice Hall; 2001. 649 p.]Тарасов И.Е., Потехин Д.С., Хренов М.А., Советов П.Н. Автоматизация проектирования многопроцессорной системы на базе ПЛИС для управления во встраиваемых приложениях. Экономика и менеджмент систем управления. 2017;25(3–1):179–185.Tarasov I.E., Potekhin D.S., Khrenov M.A., Sovetov P.N. Computer-aided design of multicore system for embedded applications. Ekonomika i Menedzhment Sistem Upravleniya. 2017;25(3–1):179–185 (in Russ.).Huang S., Wu K., Jeong H., Wang C., Chen D., Hwu W.M. PyLog: An Algorithm-Centric Python-Based FPGA Programming and Synthesis Flow. IEEE Trans. Comput. 2021;70(12):2015–2028. https://doi.org/10.1109/TC.2021.3123465Huang S., Wu K., Jeong H., Wang C., Chen D., Hwu W.M. PyLog: An Algorithm-Centric Python-Based FPGA Programming and Synthesis Flow. IEEE Trans. Comput. 2021;70(12):2015–2028. https://doi.org/10.1109/TC.2021.3123465Jiang S., Pan P., Ou Y., Batten C. PyMTL3: A Python Framework for Open-Source Hardware Modeling, Generation, Simulation, and Verification. IEEE Micro. 2020;40(4):58–66. https://doi.org/10.1109/MM.2020.2997638Jiang S., Pan P., Ou Y., Batten C. PyMTL3: A Python Framework for Open-Source Hardware Modeling, Generation, Simulation, and Verification. IEEE Micro. 2020;40(4):58–66. https://doi.org/10.1109/MM.2020.2997638Oishi R., Kadomoto J., Irie H., Sakai S. FPGA-based Garbling Accelerator with Parallel Pipeline Processing. IEICE Transactions on Information and Systems. 2023;E106-D(12):1988–1996. https://doi.org/10.1587/transinf.2023PAP0002Oishi R., Kadomoto J., Irie H., Sakai S. FPGA-based Garbling Accelerator with Parallel Pipeline Processing. IEICE Transactions on Information and Systems. 2023;E106-D(12):1988–1996. https://doi.org/10.1587/transinf.2023PAP0002

The authors declare that there are no conflicts of interest present.